异步时序逻辑电路

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1、第六章异步时序逻辑电路异步时序逻辑电路中没有统一的时钟脉冲信号，电路状态的改变是外部输入信号变化直接作用的结果。根据电路结构和输入信号形式的不同，异步时序逻辑电路可分为脉冲异步时序逻辑电路和电平异步时序逻辑电路两种类型。两类电路均有Mealy型和Moore型两种结构模型。6.1.1概　述一、结构脉冲异步时序电路的一般结构如下图所示。图中，存储电路可由时钟控制触发器或非时钟控制触发器组成。6.1脉冲异步时序逻辑电路二、输入信号的形式与约束1.输入信号为脉冲信号;2.输入脉冲的宽度必须保证触发器可靠翻转;3.输入脉冲的间隔必须保证前一个脉冲引起的电路响应完全结束后，后一个

2、脉冲才能到来;4.不允许两个或两个以上输入端同时出现脉冲。对n个输入端的电路，其一位输入只允许出现n+1种取值组合，其中有效输入种取值组合为n种。三、输出信号的形式脉冲异步时序逻辑电路的输出信号可以是脉冲信号也可以是电平信号。6.1.2脉冲异步时序逻辑电路的分析一、分析方法与步骤1.分析方法脉冲异步时序逻辑电路的分析方法与同步时序逻辑电路大致相同。注意两点：⑴当存储元件采用时钟控制触发器时，对触发器的时钟控制端应作为激励函数处理。仅当时钟端有脉冲作用时，才根据触发器的输入确定状态转移方向，否则，触发器状态不变。⑵根据对输入的约束，分析时可以排除两个或两个以上输入端同时

3、出现脉冲以及输入端无脉冲出现情况，从而使图、表简化。(4)用文字描述电路的逻辑功能（必要时画出时间图）。2.分析步骤(1)写出电路的输出函数和激励函数表达式；(2)列出电路次态真值表或次态方程组；(3)作出状态表和状态图；二、分析举例例分析下图所示脉冲异步时序逻辑电路，指出该电路功能。&⑴写出输出函数和激励函数表达式解:该电路由两个J-K触发器和一个与门组成，有一个输入端x和一个输出端Z，输出是输入和状态的函数，属于Mealy型脉冲异步时序电路。&Z=xy2y1J2=K2=1；C2=y1J1=K1=1；C1=x⑵列出电路次态真值表J-K触发器的状态转移发生在时钟端脉冲

4、负跳变的瞬间，为了强调在触发器时钟端C1、C2何时有负跳变产生，在次态真值表中用“↓”表示下跳。仅当时钟端有“↓”出现时，相应触发器状态才能发生变化，否则状态不变。JKQ(n+1)00011011Q01⑶作出状态表和状态图根据次态真值表和输出函数表达式（Z=xy2y1），可作出该电路的状态表和状态图如下。现态y2y1次态y2n+1y1n+1/输出Zx=10001/00110/01011/01100/1000110110/00/00/00/01/01/01/01/1x/Z⑷画出时间图并说明电路逻辑功能。为了进一步描述该电路在输入脉冲作用下的状态和输出变化过程，可根据状态

5、表或状态图画出该电路的时间图如下图所示。由状态图和时间图可知，该电路是一个模4加1计数器，当收到第四个输入脉冲时，电路产生一个进位输出脉冲。xy1y2Z一、方法与步骤⒈方法:脉冲异步时序逻辑电路设计的方法与同步时序逻辑电路设计大致相同，主要应注意两个问题。⑴由于不允许两个或两个以上输入端同时为1（用1表示有脉冲出现），设计时可以作如下处理：当有多个输入信号时，只需考虑多个输入信号中仅一个为1的情况；在确定激励函数和输出函数时，可将两个或两个以上输入同时为1的情况作为无关条件处理。⑵当存储电路采用带时钟控制端的触发器时，触发器的时钟端应作为激励函数处理。设计时通过对

6、触发器的时钟端和输入端综合处理，有利于函数简化。6.1.3脉冲异步时序逻辑电路的设计⒉步骤设计过程与同步时序电路相同，具体如下：①形成原始状态图②状态化简③状态编码⑤画逻辑电路图④确定激励函数和输出函数二、举例例用T触发器作为存储元件，设计一个异步模8加1计数器，电路对输入端x出现的脉冲进行计数，当收到第八个脉冲时，输出端Z产生一个进位输出脉冲。解由题意可知，该电路模型为Mealy型。由于状态数目和状态转换关系非常清楚，可直接作出二进制状态图和状态表。⑴作出状态图和状态表设电路初始状态为“000”，状态变量用y2、y1、y0表示，可作出二进制状态图如下。x/z1011

7、/01/0相应二进制状态表为：000001/0001010/0010011/0011100/0100101/0101110/0110111/0111000/1现态次态y2n+1y1n+1y0n+1/输出Zy2y1y0x=1⑵确定激励函数和输出函数假定状态不变时，令相应触发器的时钟端为0，输入端T任意；而状态需要改变时，令相应触发器的时钟端为1(有脉冲出现)，T端为1。根据状态表，可得到x为1时激励函数和输出函数真值表：y2y1y00d0d1100d111100d0d11011111100d0d1100d111100d0d1101111111输入脉冲x