eda设计流程及其工具

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1、EDA工程设计流程图第2章EDA设计流程及其工具原理图/VHDL文本编辑综合FPGA/CPLD适配FPGA/CPLD编程下载FPGA/CPLD器件和电路系统时序与功能门级仿真1、功能仿真2、时序仿真逻辑综合器结构综合器1、isp方式下载2、JTAG方式下载3、针对SRAM结构的配置4、OTP器件编程功能仿真2.1设计流程应用FPGA/CPLD的EDA开发流程:2.1.1设计输入(原理图／HDL文本编辑)1.图形输入图形输入原理图输入状态图输入波形图输入原理图输入优点：（1）不需要增加新的相关知识（2）方法与PROTEL作图相似，设计过程直观，适于初学。（3）设计方法接近于底层电路布局

2、，易于控制逻辑资源的耗用。原理图输入缺点：（1）图形文本兼容性差，难以交换和管理。（2）随着电路规模的扩大，原理图输入越来越困难。（3）图形文件不兼容，性能优秀的电路模块难以移植和再利用。（4）难以实现面积、速度以及不同风格的综合优化（5）由于面对的是硬件模块的选用，无法实现真正意义上的自顶向下的设计方法2.HDL文本输入这种方式与传统的计算机软件语言编辑输入基本一致。就是将使用了某种硬件描述语言(HDL)的电路设计文本，如VHDL或Verilog的源程序，进行编辑输入。可以说，应用HDL的文本输入方法克服了上述原理图输入法存在的所有弊端，为EDA技术的应用和发展打开了一个广阔的天地

3、。2.1.2综合整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。由此可见，综合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相应互的映射关系。2.1.3适配适配器也称结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。适配所选定的目标器件(FPGA/CPLD芯片)必须属于原综合器指定的目标器件系列。逻辑

4、综合通过后必须利用适配器将综合后网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线操作。适配完成后可以利用适配所产生的仿真文件作精确的时序仿真，同时产生可用于编程的文件。2.1.4时序仿真与功能仿真时序仿真功能仿真就是接近真实器件运行特性的仿真，仿真文件中己包含了器件硬件特性参数，因而，仿真精度高。是直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求的过程，仿真过程不涉及任何具体器件的硬件特性。2.1.5编程下载通常，将对CPLD的下载称为编程(Program)，对FPGA中的SR

5、AM进行直接下载的方式称为配置(Configure)，但对于OTPFPGA的下载和对FPGA的专用配置ROM的下载仍称为编程。FPGA与CPLD的辨别和分类主要是根据其结构特点和工作原理。通常的分类方法是：将以乘积项结构方式构成逻辑行为的器件称为CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。将以查表法结构方式构成逻辑行为的器件称为FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。2.1.6硬件测试最后是将含有载入了设计的F

6、PGA或CPLD的硬件系统进行统一测试，以便最终验证设计项目在目标系统上的实际工作情况，以排除错误，改进设计。2.2ASIC及其设计流程ASIC(ApplicationSpecificIntegratedCircuits，专用集成电路)是相对于通用集成电路而言的，ASIC主要指用于某一专门用途的集成电路器件。ASIC分类大致可分为数字ASIC、模拟ASIC和数模混合ASIC。2.2.1ASIC设计方法按版图结构及制造方法分，有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。全定制方法是一种基于晶体管级的，手工设计版图的制造方法。半定制法是一种约束性设计

7、方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。ASIC设计方法全定制法半定制法门阵列法标准单元法可编程逻辑器件法全定制法特点：设计者需要使用全定制版图设计工具来完成，综合考虑版图的尺寸、位置、互联线等。确定电路的布局布线，从而达到最优。优点：面积利用率最高性能较好，功耗较低。设计成本低。芯片的集成度和工作速度较高应用范围：通用中小规模集成电路设计、模拟集成电路、射频级集成器件的设计等。缺点：人工参与的工作量大，设计周期长且容易出错