第2章 EDA设计流程及其工具

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1、EDA技术实用教程EDA设计流程及其工具2.1FPGA/CPLD开发流程KX康芯科技图2-1应用于FPGA/CPLD的EDA开发流程2.1设计流程KX康芯科技2.1.1设计输入(原理图／HDL文本编辑)1.图形输入状态图输入波形图输入原理图输入在EDA软件的图形编辑界面上绘制能完成特定功能的电路原理图2.HDL文本输入将使用了某种硬件描述语言(HDL)的电路设计文本，如VHDL或Verilog的源程序，进行编辑输入。2.1设计流程KX康芯科技2.1.2综合整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述

2、，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。2.1.3适配将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。2.1设计流程KX康芯科技2.1.4时序仿真与功能仿真时序仿真接近真实器件运行特性的仿真,仿真文件中已包含了器件的硬件特性参数，因而，仿真精度高。但时序仿真的仿真文件必须来自针对具体器件的综合器与适配器。功能仿真直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的

3、要求，仿真过程不涉及任何具体器件的硬件特性。2.1设计流程KX康芯科技2.1.5编程下载2.1.6硬件测试把适配后生成的下载或配置文件，通过编程器或编程电缆向FPGA或CPLD下载，以便进行硬件调试和验证。最后是将包含下载过后的FPGA或CPLD的硬件系统进行统一测试，以便最终验证设计项目在整个硬件系统上的实际工作情况，以便排除错误，改进设计。2.2ASIC及其设计流程KX康芯科技ASIC(ApplicationSpecificIntegratedCircuits，专用集成电路)图2-2ASIC分类按应用特性分类：数字ASIC、模拟A

4、SIC、数模混合ASIC按芯片制造方法分类：全定制ASIC、半定制ASIC、可编程ASIC门阵列标准单元PLDFPGA2.2.1ASIC的分类1.Full-customASICs全定制ASIC设计是一种基于晶体管级的ASIC设计，具有如下特点：在设计思路上，追求性能最优；在设计方法上，以人工设计为主；在芯片结构上，常采用随机逻辑网络结构；应用范围：大批量产品/具有特殊性能要求的产品。针对每个晶体管进行电路参数和版图参数的优化元件的排列和连接方法没有固定的规则，可以相对自由地设置。可以获得最紧凑的版图，花费较多的设计时间，设计修改相当费

5、事。设计者使用版图编辑工具，对每个晶体管的版图尺寸、位置及互连线进行设计可以得到尽可能小的芯片面积和尽可能高的系统性能，但设计周期长，开发阶段投资风险大。比较适合于大批量产品开发，对于ASIC，全定制设计方法并不是很合适。实际上，全定制设计的ASIC已越来越少了。全定制设计技术主要用在模/数混合ASIC的设计中。全定制设计的特点：为了提高设计效率，缩短开发周期，降低投资风险，出现了半定制设计法。（Semi-customdesignapproach）门阵列（GateArray）标准单元（StandardCell）2.Standard-C

6、ell-BasedASICs标准单元设计法是库单元设计法(CBIC)中的一种。它依赖于一个功能齐全、设计优良的单元库。库中每个单元的版图已事先设计好，并已经过工艺和性能验证。标准单元库一个标准单元库可以包含数百个不同的逻辑单元，有组合逻辑门，也有锁存器和触发器等。库中单元的设计，通常由专业人士完成。单元库一般由集成电路生产厂家提供给设计者。为了布局布线方便，库中每个元件的版图通常都是矩形，并且是等高的，版图的宽度则依单元的复杂程度而定。标准单元ASIC的版图结构具有阵列结构；有多种基本单元；布线通道可调。标准单元VS全定制：可缩短设计

7、周期（主要是版图设计周期），降低设计成本（50％～60％）。芯片面积较大（为1.3~1.4倍）。单元是事先设计的，比较通用，针对性稍差。对宏单元，存在单元内的资源利于率问题。标准单元ASIC的制造过程与全定制IC完全相同，所有的掩膜都需要定制。Acell-basedASIC（CBIC）具有1个标准单元区和4个定制的固定功能块3.Gate-Array-BasedASICs门阵列又称掩模门阵列（maskedgatearray）是应用最早、最为广泛的一种半定制ASIC。目前，用门阵列做的ASIC约占整个ASIC的50％以上。门阵列设计法又称

8、“母片法”。母片是可以向集成电路厂家预定的一种半成品芯片。母片上预先制作了一些规则排列的基本单元，但是单元之间没有相互连接；母片可以有多种不同的规格；母片不具备任何电路功能。门阵列母片结构Channellessgatea