EDA期中试卷及答案

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1、系别班级学号姓名——————-——————————密———————————————封——————————————线————————————————喀什师范学院期中试卷课程编码:课程名称:EDA技术与应用入库时间:题型12345总分赋分1420202026得分阅卷人一、选择题(共7题,每题2分,共14分)1、进程中的信号赋值语句,其信号更新是()A.立即完成B.在进程的最后完成C.按顺序完成D.都不对2、VHDL语言是一种结构化设计语言,一个设计实体包括实体与结构体两部分,结构体描述()A.器件外部特性B.器件的内部功能C.器

2、件外部特性与内部功能D.器件的综合约束3、下列标识符中,()是不合法的标识符。A.State0B.9moonC.Not_ack_0D.signal14、关于VHDL中的数字,请找出以下数字中最大的一个()A.2#1111_1110#B.8#276#C.10#170#D.16#E#E15、大规模可编程器件主要有FPGA、CPLD两类,下列对FPGA结构与工作原理的描述中,正确的是()A.FPGA全称为复杂可编程逻辑器件;B.FPGA是基于乘积项结构的可编程逻辑器件;C.基于SRAM的FPGA器件,在每次上电后必须进行一次配置;

3、D.在Altera公司生产的器件中,MAX7000系列属FPGA结构。6、指出AlteraCyclone系列中的EP1C120Q240C8这个器件是属于()A.FPGAB.CPLDC.PALD.ROM7、综合是EDA设计流程的关键步骤,在下面对综合的描述中,()是错误的。A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程;B. 综合就是将电路的高级语言转化成低级的,可与FPGA/CPLD的基本结构相映射的网表文件;C. 为实现系统的速度、面积、性能的要求,需要对综合加以约束,称为综合约束;3D. 综合可理解为一种

4、映射过程,并且这种映射关系是唯一的,即综合结果是唯一的。二、EDA名词解释,写出下列缩写的中文含义:(共5题,每题4分,共20分)1. FPGA    现场可编程逻辑门阵列2. EDA       电子设计自动化3. SOC    片上系统4. ASIC       专用集成电路5.LAB逻辑阵列块三、VHDL程序改错:(共1题,共20分)01    LIBRARYIEEE;02    USEIEEE.STD_LOGIC_1164.ALL;03    USEIEEE.STD_LOGIC_UNSIGNED.ALL;04    

5、ENTITYLED7CNTIS05        PORT(CLR :IN  STD_LOGIC;06            CLK:INSTD_LOGIC;07           LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0)  );08    ENDLED7CNT;    09    ARCHITECTUREoneOFLED7CNTIS10        SIGNALTMP:STD_LOGIC_VECTOR(3DOWNTO0);11    BEGIN        12        CNT:P

6、ROCESS(CLR,CLK)13        BEGIN      14            IFCLR='1'THEN15                TMP<=0;16            ELSEIFCLK'EVENTANDCLK='1'THEN17                TMP<=TMP+1;18            ENDIF;  19        ENDPROCESS;20        OUTLED:PROCESS(TMP)21        BEGIN      22          

7、  CASE  TMP  IS23             WHEN"0000"=>  LED7S<="0111111";24            WHEN"0001"=>  LED7S<="0000110";25             WHEN"0010"=>  LED7S<="1011011";26             WHEN"0011"=>  LED7S<="1001111";27             WHEN"0100"=>  LED7S<="1100110";28             WHEN"0

8、101"=>  LED7S<="1101101";29             WHEN"0110"=>  LED7S<="1111101";30             WHEN"0111"=>  LED7S<="0000111";31             WHEN"1000"=> 

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