EDA试卷及答案

EDA试卷及答案

ID:41613872

大小:33.00 KB

页数:6页

时间:2019-08-28

EDA试卷及答案_第1页
EDA试卷及答案_第2页
EDA试卷及答案_第3页
EDA试卷及答案_第4页
EDA试卷及答案_第5页
资源描述:

《EDA试卷及答案》由会员上传分享,免费在线阅读,更多相关内容在教育资源-天天文库

1、EDA试卷及答案一、单项选择题:(20分)1.IP核在EDA技术和开发中具有十分重要的地位;提供用VHDL等硬件描述语言描述的功能块,但不涉及实现该功能块的具体电路的IP核为_____D_____。A.瘦IP    B.固IP    C.胖IP      D.都不是2.综合是EDA设计流程的关键步骤,在下面对综合的描述中,____D_____是错误的。A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程;B.综合就是将电路的高级语言转化成低级的,可与FPGA/CPLD的基本结构相映射的网表文件;C.为实现系

2、统的速度、面积、性能的要求,需要对综合加以约束,称为综合约束;D.综合可理解为一种映射过程,并且这种映射关系是唯一的,即综合结果是唯一的。3.大规模可编程器件主要有FPGA、CPLD两类,下列对FPGA结构与工作原理的描述中,正确的是__C__。A.FPGA全称为复杂可编程逻辑器件;B.FPGA是基于乘积项结构的可编程逻辑器件;C.基于SRAM的FPGA器件,在每次上电后必须进行一次配置;D.在Altera公司生产的器件中,MAX7000系列属FPGA结构。4.进程中的信号赋值语句,其信号更新是___C____。A

3、.按顺序完成;B.比变量更快完成;C.在进程的最后完成;D.都不对。5.VHDL语言是一种结构化设计语言;一个设计实体(电路模块)包括实体与结构体两部分,结构体描述_____B______。A.器件外部特性;B.器件的内部功能;C.器件的综合约束;D.器件外部特性与内部功能。6.不完整的IF语句,其综合结果可实现____A____。A.时序逻辑电路  B.组合逻辑电路  C.双向电路  D.三态控制电路7.子系统设计优化,主要考虑提高资源利用率减少功耗(即面积优化),以及提高运行速度(即速度优化);指出下列哪些方法

4、是面积优化_____B____。①流水线设计 ②资源共享 ③逻辑优化④串行化 ⑤寄存器配平⑥关键路径法A.①③⑤                    B.②③④C.②⑤⑥                    D.①④⑥8.下列标识符中,_____B_____是不合法的标识符。A.State0    B.9moon    C.Not_Ack_0   D.signall9.关于VHDL中的数字,请找出以下数字中最大的一个:____A______。A.2#1111_1110#B.8#276#C.10#170#D.16

5、#E#E110.下列EDA软件中,哪一个不具有逻辑综合功能:____B____。A.Max+PlusIIB.ModelSimC. QuartusIID.Synplify二、EDA名词解释,写出下列缩写的中文(或者英文)含义:(14分)1. LPM        参数可定制宏模块库2. RTL        寄存器传输级3. UART    串口(通用异步收发器)4. ISP        在系统编程5. IEEE        电子电气工程师协会6. ASIC        专用集成电路7. LAB        

6、逻辑阵列块三、VHDL程序填空:(10分)LIBRARYIEEE;                        --8位分频器程序设计USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYPULSEIS  PORT(  CLK:INSTD_LOGIC;          D :INSTD_LOGIC_VECTOR(7DOWNTO0);        FOUT:OUTSTD_LOGIC  );END;ARCHITECTUREoneOFPULS

7、EIS  SIGNAL  FULL:STD_LOGIC;BEGIN    P_REG:PROCESS(CLK)        VARIABLECNT8:STD_LOGIC_VECTOR(7DOWNTO0);BEGIN    IFCLK’EVENTANDCLK=‘1’THEN     IFCNT8="11111111"THEN      CNT8:=D;  --当CNT8计数计满时,输入数据D被同步预置给计数器CNT8    FULL<='1';--同时使溢出标志信号FULL输出为高电平              E

8、LSE  CNT8:=CNT8+1;  --否则继续作加1计数    FULL<='0';    --且输出溢出标志信号FULL为低电平      ENDIF;  ENDIF;  ENDPROCESSP_REG;  P_DIV:PROCESS(FULL)  VARIABLECNT2:STD_LOGIC; BEGIN IFFULL'EVENTANDFULL='

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。