构造体的三种描述方式

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1、大规模数字集成电路设计第三章构造体的三种描述方式本章要点进一步认识构造体在VHDL中的作用。构造体的三种描述方式：行为描述RTL描述结构描述深入理解三种描述各自的特点。3.1综合(Synthesis)逻辑综合(LogicSynthesis),是EDA设计一个重要内容，它是一个把高层次的与工艺无关的描述转换为一个低层次的与特定工艺相关的逻辑电路的过程。c=a+b；z=x*y；t=c+x；out=t+u；(a)描述(b)直接实现abxybycztuout+++**Synthesisoptimization布尔代数优化

2、→优化的逻辑电路3.2VHDL构造体的描述方式行为（Behavioral）描述方式（一般不可综合）寄存器传输（RTL）或数据流（Data-Flow）描述方式（可综合）结构化（Structural）描述方式（可综合）多层次的设计直接用门电路单元搭建u1半加器half_adderu2半加器half_adderu3或门or_gatexycinabsumcoutc3.2.1行为（Behavioral）描述方式基于系统数学模型或系统工作原理抽象程度高，不一定能进行逻辑综合在复杂的或新的电子系统设计中，作为验证设计思想的有效

3、手段3.2.1行为（Behavioral）描述方式【例3-1】一个五端口电路如图3-2所示。我们希望它具有如表3-1所示的功能，问如何通过行为级描述来得到它的输入输出波形。xsumycincout图3-2五端口电路3.2.1行为（Behavioral）描述方式nxycinsumcout000000100110010100201101110101311111输出信号sum和cout的值与输入信号中“1”的数目有关表3-1逻辑功能表ENTITYfive_ports_circuitISPORT(x,y,cin：INBI

4、T；sum,cout：OUTBIT)；ENDfive_ports_circuit；ARCHITECTORbehavioral_viewOFfive_ports_circuitISBEGINPROCESSVARIABLEn：INTEGER；CONSTANTsum_vector：BIT_VECTOR(0TO3)：=“0101”；CONSTANTcarry_vector：BIT_VECTOR(0TO3)：=“0011”；BEGINWAITONx,y,cin；n：=0；IFx=’1’THENn：=n+1；ENDIF；IF

5、y=’1’THENn：=n+1；ENDIF；IFcin=’1’THENn：=n+1；ENDIF；sum<=sum_vector(n)；cout<=carry_vector(n)；ENDPROCESS；ENDbehavioral_view；变量赋值符号:=进程语句描述一个进程（process）进程中的所有语句顺序执行(stepbystep)行为级描述：借助变量n描述了一个逻辑电路的外部行为3.2.1行为（Behavioral）描述方式3.2.1行为级（Behavioral）描述方式仿真波形如下3.2.2寄存器级RT

6、L描述方式RTL描述方式，也被称为数据流描述方式，是一种明确规定积存器的描述方法，在RTL描述中可采用积存器硬件一一对应的直接描述，也可采用积存器之间功能描述的方法。3.2.2寄存器级RTL描述方式cin01010101x00110011y00001111cout00010111sum01101001即：sum=x⊕y⊕cincout=(x⊕y)·cin+x·y(3-1)式【例3-2】五端电路的RTL描述五端电路的真值表3.2.2寄存器级RTL描述方式s=x⊕ysum=s⊕cincout=s·cin+x·y（3-

7、2）式描绘出了全加器中从输入端到输出端的数据流据此可写出全加器的RTL构造【例3-2】五端电路的RTL描述(3-2)式【例3-2】全加器的RTL级描述（数据流）ARCHITECTURERTL_viewOFfull_adderISSIGNALs:BIT;BEGINs<=xXORy;sum<=sXORcin;cout<=(sANDcin)OR(xANDy);ENDRTL_view;信号赋值符号<=3.2.2寄存器级RTL描述方式就是在多层次的设计中，高层次的设计模块调用低层次的设计模块，或者直接用门电路设计单元来构建

8、一个复杂的逻辑电路的描述方式3.2.3结构级（Structural）描述方式【例3-3】五端电路的优化逻辑s=x⊕ysum=s⊕cincout=s·cin+x·y观察，我们可以看出该全加器由两个半加器（half_adder）和一个“或”门（or_gate）组成u1半加器half_adderu2半加器half_adderu3或门or_gatexycinabsumcoutc3