可编程逻辑设计基础.doc

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1、一、实验目的a)了解可编程数字系统设计的流程b)掌握Quartus软件的使用方法c)掌握竞争和冒险的基本概念和电路时延分析方法二、实验原理1.实验内容观察并记录实验箱上的FPGA型号，新建一个Project，器件选用实验箱上的FPGA；硬木课堂的FPGA型号是cyclone4EP4CE6F17C8N，由于quartus29.1web不能提供对于该芯片的仿真支持，故选用cyclone3EP3C5E144C8作为仿真芯片建立project2、实验内容用“AND2”和“XOR”器件设计一个1位半加器，并用功能仿真进行验证；输入输出信号：A

2、、B分别表示输入的两位加数，S表示输出的和数，C表示输出的进位。根据信号列出真值表：ABSC0000011010101101根据真值表得出逻辑表达式：S=AxorBC=AB根据逻辑表达式作出原理图：功能仿真：首先通过然后为信号分配管脚进行全编译通过编写波形文件生成simulationnetlist开始功能仿真校验真值表与实际功能无误3、点击“File”à“Create/Update”à“CreateSymbolFileforCurrentFile”菜单项，将1位半加器封装成元件。新建一个原理图文件，调用2个半加器实现一个1位全加器，

3、并用功能仿真进行验证；输入输出信号：AiBiCi-1分别表示两个加数与低位进位，Si表示和数Ci表示进位列出真值表：AiBiCi-1SiCi0000000110010100110110010101011100111111得出逻辑表达式:Si=AixorBixorCi-1Ci=AB’Ci-1+A’BCi-1+AB=AB+Ci-1*AxorB作出用两个半加器的原理图功能仿真:与真值表符合4、将1位全加器封装成元件，新建原理图文件，调用4个全加器实现一个4位行波加法器，用功能仿真进行验证，用“Tools”à“NetlistViewers”

4、à“RTLViewer”查看电路综合结果；输入输出信号：AiBiCi-1分别表示第i位两个加数与i-1位进位，Si表示第i位和数Ci表示第i位进位列出真值表：AiBiCi-1SiCi0000000110010100110110010101011100111111得出逻辑表达式:Si=AixorBixorCi-1Ci=AB’Ci-1+A’BCi-1+AB=AB+Ci-1*AxorB原理图：使用4个全加器易得第0位进位信号接地，然后依次串联即可得到行波4位加法器功能仿真：由于低位进位信号只与低位的加数与次低位信号有关，因此逐位验证功能，

5、即固定低位进位信号测试功能，分四次测试第0位（最低位）第1位第2位第3位（最高位）与实际功能符合RTLViewer显示的电路综合结果；5、适配编译，用“Tools”à“NetlistViewers”à“TechnologyMapViewer”查看电路Map结果；用“Tools”à“ChipPlanner”查看器件适配结果；TechnologyMapViewer显示的电路map结果ChipPlanner显示的器件适配结果6、将4位全加器下载到实验箱，连接逻辑电平开关进行功能验证7、对1位半加器，进行时序仿真，并做时延分析，可参考预备知

6、识相关内容编写好波形文件后（A20NSB40NS）进行时序仿真AB从10变为01时由于ASFR=8.945nsACFF=7.371nsBSRF=8.198NSBCRR=6.903NS所以B信号的上升传到SC时A信号的下降还未传递过来，因此会S会出现短暂的低电平C是高电平C的宽度S的宽度AB从“01”变为“11”时由于ACRR=7.142nsASRF=8.817ns因此C的上升要优先于S的下降出现SC的11态，后稳定于01，宽度为1.377nsAB由11变为00时，ACFF=7.371BCFF=7.092实际显示经由7.108后C由1

7、变为0ASFF=8.817BSFR=8.660因此产生一个宽度为148ps的高电平8、对1位全加器，进行时序仿真，并做时延分析，要求：ProgagationDelay显示的各输入对输出的时延a)测量A第1~4个上升沿到对应的的S输出之间的延迟时间；第一个第二个第三个第四个a)对输出S的毛刺进行测量和分析；图中可见当AiBi从10变为01时由于B的RF=4.659nsA的FR=5.205ns所以B的变化先影响Si，因此Si出现一个尖刺的低电平宽度为546psAiBiCi-1从110变为001时由于BFR=4.851A的FF=5.157

8、所以Si会先变为短暂的高电平后恢复低电平直到Ci-1的RR=7.494ns响应后才会变为稳定的高电平毛刺宽度高电平311ps低电平2.323nsa)对输出C的毛刺进行测量和分析；AiBi从10变为01时由于BiRR=5.149快于Ai