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1、实验四VHDL设计有时钟使能的两位十进制计数器一、实验目的1.进一步掌握基本组合逻辑电路的实现方法；2.进一步了解VHDL顺序语句的设计方法；3.学习用if语句和case语句设计译码器的实现方法；4.掌握时序逻辑电路的实现方法；5.进一步了解VHDL并行语句的设计方法；6.学习用process并行语句和串行语句实现计数器的方法；7.进一步了解VHDL元件例化的设计方法；8.进一步了解图形输入设计方法；二、实验内容1.用VHDL设计法设计CT7448BCD七段显示译码器。VHDL文件编辑结束后，以CT7448
2、.VHD为文件名，保存，并编辑波形，进行仿真，验证设计的电路。执行“FILE”菜单的“GreateDefaultSymbol”命令，为CT7448生成元件符号，作为共享文件。2.用VHDL设计法设计有时钟使能的两位十进制计数器。VHDL文件编辑结束后，以counter8.VHD为文件名，保存，并编辑波形，进行仿真，验证设计的电路。执行“FILE”菜单的“GreateDefaultSymbol”命令，为有时钟使能的两位十进制计数器生成元件符号，作为共享文件。3.将前面实验内容生成的符号图，以图形输入方式新建一
3、个顶层文件，通过连线，完成实验。三、实验步骤1.建立工程2、选择StratixEP1S10F484C5芯片,3、创建VHDL文件4、输入BCD七段显示译码器程序libraryieee;useieee.std_logic_1164.all;entityCT7448BCD_ljjisport(a,b,c,d:instd_logic;ltn,rbin,bin:instd_logic;oa,ob,oc,od,oe,of1,og,rbon:outstd_logic);endCT7448BCD_ljj;architec
4、tureljj_7448ofCT7448BCD_ljjisbeginprocess(bin)variablei:std_logic_vector(3to0);variableo:std_logic_vector(6to0);begini(0):=a;i(1):=b;i(2):=c;i(3):=d;if(bin='1')thencaseiiswhen"0000"=>o:="0111111";when"0001"=>o:="0000110";when"0010"=>o:="1011011";when"0011"
5、=>o:="1001111";when"0100"=>o:="1100110";when"0101"=>o:="1101101";when"0110"=>o:="1111101";when"0111"=>o:="0100111";when"1000"=>o:="1111111";when"1001"=>o:="1101111";whenothers=>o:="0000000";endcase;if(ltn='0')theno:="1111111";endif;if(rbin='0'andi="0000")t
6、heno:="0000000";endif;elseo:="1000000";endif;oa<=o(0);ob<=o(1);oc<=o(2);od<=o(3);oe<=o(4);of1<=o(5);og<=o(6);endprocess;endljj_7448;5、设置顶层实体名6、进行综合编译7、新建波形文件8、导入引脚9.生成网表10、进行功能仿真分析波形图可知结果正确。11、生成元件执行“File”菜单下的“GreateSymbolFilesForCurrentFiles”12、再进行下一个设计，新
7、建VDH文件13、输入两位十进制计数器的程序LIBRARYieee;USEieee.std_logic_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCOUNTER8_ljjISPORT(ENA,CLK,CLR:INSTD_LOGIC;Q1,Q2:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCOUNTER8_ljj;ARCHITECTURECOUNTER8OFCOUNTER8_ljjISBEGINPRO
8、CESS(ENA)VARIABLEH:STD_LOGIC_VECTOR(3DOWNTO0);VARIABLEL:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFCLR='1'THENH:="0000";L:="0000";ELSIF(ENA='1')THENIF(CLK'EVENTANDCLK='1')THENIFL="1111"THENL:="0000";H:=H+1;IFH="1111"T
