EDA期末考试试卷及答案.docx

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1、。一、单项选择题（30分，每题2分）D．WHEN条件句中的选择值或标识符所代表的值必须在表达式1．以下关于适配描述错误的是B的取值范围A．适配器的功能是将综合器产生的网表文件配置于指定的目标器7．以下哪个程序包是数字系统设计中最重要最常用的程序包B件中，使之产生最终的下载文件A．STD_LOGIC_ARITHB．适配所选定的目标器件可以不属于原综合器指定的目标器件系B．STD_LOGIC_1164列C．STD_LOGIC_UNSIGNEDC．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真D．STD_LOGI

2、C_SIGNEDD．通常，EDAL软件中的综合器可由专业的第三方EDA公司提8．基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输供，而适配器则需由FPGA/CPLD供应商提供入→A→综合→适配→时序仿真→编程下载→硬件测试。2．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包A．功能仿真B．逻辑综合C．配置D．引脚锁括实体与结构体两部分，结构体描述D。定A．器件外部特性B．器件的综合约束9．不完整的IF语句，其综合结果可实现DC．器件外部特性与内部功能D．器件的内部功能A．三态控制电路

3、B．条件相或的逻辑电路3．下列标识符中，B是不合法的标识符。C．双向控制电路D．时序逻辑电路A．State0B．9moonC．Not_Ack_010．下列语句中，属于并行语句的是AD．signallA．进程语句B．IF语句C．CASE语句D．FOR4．以下工具中属于FPGA/CPLD集成化开发工具的是D语句A．ModelSimB．SynplifyPro11．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的C．MATLABD．QuartusII一种表示转化成另一种表示的过程；在下面对综合的描述中，C5．进程

4、中的变量赋值语句，其变量更新是A。是错误的。A．立即完成B．按顺序完成A．综合就是将电路的高级语言转化成低级的，可与FPGA/CPLDC．在进程的最后完成D．都不对的基本结构相映射的网表文件6．以下关于CASE语句描述中错误的是AB．综合可理解为，将软件描述与给定的硬件结构用电路网表文件A．CASE语句执行中可以不必选中所列条件名的一条表示的映射过程，并且这种映射关系不是唯一的B．除非所有条件句的选择值能完整覆盖CASE语句中表达式的取C．综合是纯软件的转换过程，与器件硬件结构无关值，否则最末一个条件句的选择必须加

5、上最后一句“WHEND．为实现系统的速度、面积、性能的要求，需要对综合加以约束，OTHERS=><顺序语句>”称为综合约束C．CASE语句中的选择值只能出现一次12．CPLD的可编程是主要基于什么结构D。-可编辑修改-。A．查找表（LUT）B．ROM可编程C．PAL可编程D．与或阵列可编程13．以下器件中属于Altera公司生产的是BA．ispLSI系列器件B．MAX系列器件C．XC9500系列器件D．Virtex系列器件14.在VHDL语言中，下列对时钟边沿检测描述中，错误的是DA．ifclk'eventandc

6、lk='1'thenB．ifclk'stableandnotclk='1'thenC．ifrising_edge(clk)thenD．ifnotclk'stableandclk='1'then15．以下关于状态机的描述中正确的是BA．Moore型状态机其输出是当前状态和所有输入的函数B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期C．Mealy型状态机其输出是当前状态的函数D．以上都不对二、EDA名词解释，写出下列缩写的中文含义（10分，每题2分）1．FPGA：现场可编程门阵列2．HDL：硬

7、件描述语言3．LE：逻辑单元4．FSM：有限状态机5．SOPC：可编程片上系统-可编辑修改-。三、程序填空题（20分，每空2分）以下是一个模为60（0~59）的8421BCD码加法计数器VHDL描述，请补充完整LIBRARYIEEE;UseIEEE.std_logic_1164.all；ENTITYtaISPORT(CLK:INSTD_LOGIC;SHI:OUTINTEGERRANGE0TO9;GE:OUTINTEGERRANGE0TO9);END;ARCHITECTUREbhvOFtaISSIGNALSHI1,G

8、E1:INTEGERRANGE0TO9;BEGINPROCESS(CLK)BEGINIFCLK’EVENTANDCLK=’1’thenIFGE1=9THENGE1<=0;IFSHI1=5THENSHI1<=0;ELSESHI1<=SHI+1;ENDIF;ELSEGE1<=GE1+1;ENDIF;ENDIF;ENDPROCESS;GE<=GE1;SHI<=S