EDA设计内容流程.doc

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1、华东交通大学理工学院（EDA论文）题目EDA设计流程的综述分院　　电信分院　　　专业班级　　　　　学　　号　　　　　学生姓名　　　　　4在高阶设计的领域中，硬件描述语言扮演的角色，只是一种程序语言接口；它提供了一个极具弹性的设计入口，以作为电路设计者与各种计算机辅助设计工具之间沟通的桥梁。因此，若缺少了这些EDA工具，硬件描述语言的剩余价值，也只不过是一种系统规划工具，或是技术文件格式而已。具体地说，整个数字电路的高阶设计概念，可以说就是设计自动化的实现。理想的情况是：由仿真验证设计是否符合原始设定的

2、规格，以至于诸如逻辑电路的合成与实际晶体管配置与绕线这一类徒手不易掌控的工作，工程师均能寻求适当的EDA工具来完成整个电路的设计。完整的自动化数字电路设计流程包含了三种主要的EDA工具：仿真器、合成器以及配置与绕线工具；除了P&R工具之外，其余两者绝大部分，均是以VHDL或VerilogHDL作为其程序语言接口。以下，我将配合介绍这个典型的自动化设计流程，简述各项EDA工具的基本功用。1.系统规格制定在ASIC设计之初，工程师们须根据产品的应用场合，为ASIC设定一些诸如功能、操作速度、接口规格、环境

3、温度及消耗功率等规格，以做为将来电路设计时的依据。在这方面，目前已有厂商提供系统级仿真器，为系统设计提供不错的解决方案；透过此类仿真器，工程师们可以预估系统的执行效能，并可以最佳化的考量，决定软件模块及硬件模块该如何划分。除此之外，更可进一步规划哪些功能该整合于ASIC内，哪些功能可以设计在电路板上，以符合最大的经济效能比。2.设计描述一旦规格制定完成，便依据功能或其它相关考量，将ASIC划分为数个模块；此阶段是整个设计过程中最要的关键之一，它直接影响了ASIC内部的架构及各模块间互动的讯号，更间接影

4、响到后续电路合成的效能及未来产品的可靠性。决定模块之后，便分交由团队的各个工程师，以VHDL或Verilog等硬件描述语言进行设计－亦即功能的行为描述；为能明确及有效率地描述模块的内部功能，各模块之下可能再细分成数个子模块，直到能以可合成的语法描述为止。这种一层层分割模块的设计技巧，便是一般所谓的阶层式设计；这与早期直接以绘制闸级电路进行设计的时代，所使用的技巧是相类似的。此一步骤所完成的设计描述，是进入高阶合成电路设计流程的叩门砖；习惯上，称之为硬件描述语言的设计切入点。关于此一步骤，亦有相关的辅助

5、工具相继推出。DesignBook便是其中的代表；它利用一般工程师熟悉的图形接口－如状态图及流程图，协助初接触以硬件描述语言进行设计的工程师，自动编写出相对应的硬件语言描述码。效能如何我不敢断言，但它能依使用者决定，整合惯用之其它EDA工具的特点，倒是满吸引人的地方。3.功能验证完成步骤2的设计描述，接下来便是利用VHDL或Verilog的电路仿真器，针对先前的设计描述，验证其功能或时序是否符合由步骤1所制定的规格。通常，称这类验证为功能仿真，或行为仿真，而这类的HDL电路仿真器，则通称为行为仿真器。

6、4对于这一类功能验证的仿真而言，仿真器并不会考虑实际逻辑闸或联机所造成的时间延迟、闸延迟及传递延迟。取而代之的是，使用单一延迟的数学模型，来粗略估测电路的逻辑行为；虽然如此无法获得精确的结果，但其所提供的信息，已足够作为工程师，针对电路功能的设计除错之用。为了能顺利完成仿真，在此，您还需要准备一分称为测试平台的HDL描述。在这份测试平台的描述档中，必须尽可能地细描述所有可能影响您设计功能的输入讯号组合，以便激发出错误的设计描述位于何处。幸运的话，或许在几次修改之后，就可得到您想要的结果，顺利进入下一个

7、步骤。4.逻辑电路合成确定设计描述之功能无误之后，便可藉由合成器进行电路合成。合成过程中，您必须选择适当的逻辑闸组件库，作为合成逻辑电路时的参考依据。组件库的取得，可能直接来自于您的ASIC供货商、购自其它组件库供货商，或是为了某种特殊原因，您亦可能考虑自行建立。事实上，组件库内含的逻辑闸信息非常广泛，大致上包括了以下各项。cellschematic，用于电路合成，以便产生逻辑电路的网络列表。timingmodel，描述各逻辑闸精确的时序模型；组件工程师会萃取各逻辑闸内的寄生电阻及电容进行仿真，进而建

8、立各逻辑闸的实际延迟参数。其中包括闸延迟、输出入的延迟及所谓的联机延迟等；这在进入逻辑闸层次的电路仿真，以及在P&R之后的仿真都会使用到它。routingmodel，描述各逻辑闸在进行绕线时的限制，作为绕线工具的参考资料。siliconphysicallayout，在制作ASIC的光罩时会使用到它。使用合成器有几个需要注意的事项，其一就是最佳化的设定。根据步骤1所制定的规格，工程师可对合成器下达一连串限制条件，根据这些条件，合成器便会自动合成满足您规格要